【摘 要】在此次研究中，研究的重点集中于深反应离子刻蚀工艺，通过研究DRIE刻蚀钝化时间比影响硅刻蚀形貌的程度，合理化优化工艺参数，借助三步刻蚀工艺，对直壁沟槽进行贯穿刻蚀，其宽度是150微米，深度是300微米。另外，基于C 4 F 8 条件下，通过降低电极射频功率，使其对于SiO 2 薄膜的过刻蚀情况得到缓解。
【关键词】硅基深宽比结构；SiO 2 薄膜；干法刻蚀方法近年来，硅基微结构在微机电系统器件的制造中得到了广泛应用，且对于其侧壁形貌提出了相应要求。干法刻蚀技术在刻蚀硅基的过程中具备各向异性，进而获取微小三维结构。而SiO 2 薄膜机械性能与绝缘性能十分理想，因而在微结构制造中被当成牺牲层掩膜层以及结构绝缘层使用。基于此，文章将重点探讨硅基深宽比结构与SiO 2 薄膜的干法刻蚀方法的具体应用，希望有所帮助。
一、实验分析
选择硅片作为实验工具，其规格要求为：①厚度是300微米；②直径是50.8毫米；③电阻率是3-8Ω/cm 2 ；④双面抛光。在硅片清洗方面，主要选择标准RAC工艺，将其放置于温度为150摄氏度的热板表面烘烤半小时，将其表面水分去除。使用纯氧气对硅片进行干氧氧化处理，并获取双面氧化层，其厚度在500纳米，在垂直方向对SiO 2 氧化层进行观察，发现颜色是红色。随后，将BN 3 0 8 光刻胶旋涂在硅片的表面，将转动速度确定成每分钟2600转，而时间确定成半分钟。于温度85摄氏度的热板放置硅片并烘烤半小时。在UV曝光以及显影处理后，获得掩膜图形。
选择DRIE仪器对硅片进行干法刻蚀，此设备电感耦合的RF射频功率是2800瓦，而频率是13.56兆赫兹，能够形成密度较高的等离子体。衬底主要借助冷却装置系统，确保温度为40摄氏度。应使用C 4 F 8 气体对氧化层进行刻蚀处理，并结合Bosch工艺对硅沟槽进行刻蚀。实际的刻蚀时间是50分钟，而刻蚀的面积在15%作用。对于C 4 F 8 ，其上电极射频功率是2800瓦，而下电极的射频功率则处于0-40瓦之间，将钝化的时间确定成2秒。在实验中，C 4 F 8 的上电极射频功率设置成2800瓦，下电极的射频功率设置成40瓦，而刻蚀的时间则分别设置成7秒、9秒、11秒和13秒。而SF6的流量设置成700sccm，C 4 F 8 的流量设置成220sccm，通过光学显微镜对硅的微结构刻蚀形貌进行观测。
二、实验结果和分析
在定义硅侧壁刻蚀形貌方面，在β＜90°的时候，硅侧壁的刻蚀被称作正形貌，而在β＞90°的时候，硅侧壁的刻蚀被称作负形貌。
（一）刻蚀钝化时间比影响分析
将实验中的刻蚀钝化时间比确定成7s/2s、9s/2s、11s/2s，且将C 4 F 8 的下电极射频功率设置成40瓦，而其他的刻蚀参数不改变。
在刻蚀钝化的时间比是7s/2s的情况下，硅侧壁是正形貌，且角度是79°。因而SF 6 刻蚀的时间并不充足，所以C 4 F 8的钝化程度呈现为过量。
在刻蚀钝化的时间比是9s/2s的情况下，刻蚀的深度是200微米，侧壁的刻蚀垂直角度是90°。在刻蚀深度超过200微米的情况下，侧壁的刻蚀角度是60°，且呈现硅“草”。
究其原因，在刻蚀深度增加的情况下，沟槽底部进入的SF 6浓度会降低，所以刻蚀的程度会有所削弱。
在刻蚀钝化的时间比是11s/2s的情况下，硅侧壁是弯曲形貌，且存在底部残硅的情况。因侧壁的钝化程度不充足，SF 6 刻蚀侧壁相对过量，但刻蚀沟槽底部硅的量会随之降 低。
（二）垂直侧壁形貌刻蚀
在刻蚀钝化的时间比是9s/2s的情况下，且刻蚀的深度不超过200微米，侧壁的垂直程度理想。若深度超过200微米，那么刻蚀侧壁会呈现负形貌，而且还会出现黑硅的情况 。
要想获取300微米刻蚀深度的垂直侧壁，需借助两步刻蚀工艺：
1.将刻蚀钝化的时间比确定成9s/2s，将工艺总时间确定成半小时，而刻蚀的深度是180微米。
2.在刻蚀深度超过180微米的情况下，将刻蚀的钝化时间确定成11s/2s，将工艺总时间确定成20分钟，而C 4 F 8 的下电极射频功率设置成40瓦，而其他的刻蚀条件不发生变化。
实验过程中，当刻蚀钝化的时间比是11s/2s的时候，刻蚀侧壁的角度始终是90°。若将其改变成13s/2s，那么刻蚀的侧壁再次呈现弯曲的形貌。所以说，借助两步刻蚀工艺，将参数确定成9s/2s和11s/2s，而总工艺时间分别是30分钟与20分钟。另外，SF 6 和C 4 F 8 的下电极射频功率都设置成40瓦，其他的刻蚀条件不发生改变。
三、结束语
综上所述，通过系统研究硅基深宽比结构和SiO 2 薄膜干法刻蚀方法，探究了刻蚀钝化时间比影响硅刻蚀形貌的程度。在实验中发现，在刻蚀钝化的时间比是9s/2s且刻蚀深度不超过200微米的条件下，沟槽侧壁处于垂直状态，一旦刻蚀的深度超出200微米，沟槽侧壁的垂直程度就会随之变差。所以在两步刻蚀工艺的作用下，获取了贯穿直壁的硅沟槽，而且沟槽底部的SiO 2 薄膜的过刻量并不多。
参考文献：
[1]吕世骥,蔡跃明,郭耀华.等离子体氮化SiO 2 膜中电子陷阱的研究[J].东南大学学报,1989(02)[2]王政平,马任德,张国生,王成.电子辐照SiO 2 能量沉积计算方法研究[J].哈尔滨工程大学学报,2007(06)[3]高文钰,刘忠立,于芳,张兴.多晶硅后热退火引起SiO 2栅介质可靠性下降的原因分析及其抑制方法[J].半导体学报,2001(08)
